Diagnostyka układów cyfrowych

Wiadomości teoretyczne

Konstruowanie i uruchamianie układów cyfrowych związane jest często z koniecznością wyszukania w zmontowanym układzie źródeł jego wadliwego działania. Przyczyn wadliwego działania bądź braku działania może być bardzo wiele. Część z nich może być spowodowana błędami lub nieprzestrzeganiem określonych zasad projektowania i konstruowania układów cyfrowych. Źródłem części z nich mogą być błędy montażu polegające na niestarannym lutowaniu, powodującym brak kontaktu elektrycznego, co prowadzi do przerw w przesyłaniu sygnałów, pozostawania wejść i wyjść „w powietrzu”, braku zasilania itp.

Zasilanie

Projektując urządzenia cyfrowe z elementami TTL czy CMOS należy pamiętać, że rzeczywisty pobór mocy jest większy niż suma mocy zasilania poszczególnych układów określonych w warunkach statycznych. W czasie przełączania ma miejsce impulsowy wzrost prądu zasilania oraz występuje przeładowanie pojemności, co zwiększa całkowity prąd zasilania. Im częstsze będzie przełączanie układu (układ będzie pracował z sygnałami o większej częstotliwości), tym więcej wystąpi impulsów prądu zasilającego i tym więcej będzie cykli przeładowania pojemności. Wzrost poboru mocy przez układy cyfrowe wraz ze wzrostem częstotliwości ich pracy dotyczy zwłaszcza układów CMOS. W stanach statycznych pobór prądu przez układy CMOS jest znikomo mały, ale już przy częstotliwościach przełączania rzędu kilkudziesięciu MHz moc ta osiąga wartości porównywalne z mocą pobieraną przez układy TTL. Impulsowy wzrost prądu zasilania może być przyczyną generacji zakłóceń.

Nie używane elementy i nie używane wejścia elementów logicznych

Wyjścia nie używanych elementów TTL zaleca się ustawiać w stan wysoki H. Takie postępowanie zmniejsza pobór prądu przez układ. Ponadto wyjścia takich elementów można wówczas używać (jako źródeł) do ustawiania nie wykorzystywanych wejść w stan wysoki. W odniesieniu do układów CMOS zasada powyższa nie ma zastosowania, bowiem układy te pobierają jednakową (znikomą) moc w obu stanach logicznych.

Zwarcie wyjścia do masy

Połączenie wyjścia układu cyfrowego (bramki) z masą układu powoduje skutki zależne od stanu wyjścia w chwili, w której dochodzi do stanu zwarcia. Jeżeli wyjście znajdowało się w stanie niskim L, to zwarcie takiego wyjścia do masy w przypadku układów TTL-LS obniży napięcie wyjściowe z wartości UOL = 0,2  0,5 V do zera i spowoduje nieznaczny wzrost prądu pobieranego przez układ. W przypadku układów CMOS zwarcie takie nie spowoduje zauważalnych zmian napięcia i prądu.

Rysunek 5.1. str. 50

Zwarcie wyjścia do potencjału UCC źródła zasilania

Jeżeli wyjście znajdujące się w stanie H połączymy z biegunem UCC napięcia zasilającego, to nie spowoduje to istotnych skutków w pracy układu. Wystąpienie takiego połączenia podczas, gdy wyjście to znajduje się w stanie L, prowadzi do dużego wzrostu prądu wpływającego do tego wyjścia.

Rysunek 5.2. i 5.3. str. 51

Wartość tego prądu jest większa niż prąd zwarcia w układach TTL i podobna do prądu zwarcia w układach CMOS. Ze względu na większe prądy (niż prądy zwarciowe) taki stan pracy jest bardziej niebezpieczny dla układów cyfrowych i szybciej może doprowadzić do przegrzania układu. Jednak przeważnie jest on dopuszczalny, jeżeli nie trwa zbyt długo.

Rysunek 5.4 str. 52

Hazard statyczny

Hazardem nazywamy błędne stany na wyjściach układów cyfrowych, powstające w stanach przejściowych (przełączania) w wyniku nieidealnych właściwości używanych elementów. Jeżeli źródłem takiego błędnego stanu na wyjściu są nieidealne właściwości przełączające, to hazard taki nazywamy statycznym; jeżeli transmisyjne, to dynamicznym.
Likwidacja hazardu polega na wprowadzeniu dodatkowej grupy (oczywiście nie będzie to już wówczas postać minimalna takiej funkcji), zawierającej elementy sąsiadujących ze sobą grup.

Rysunek 5.5. i 5.6. str. 53

Ale jeżeli grupy ze sobą sąsiadują, to zawsze będzie istniała możliwość wprowadzenia takiej dodatkowej grupy.

Układy PLL

Wiadomości teoretyczne

Układ z pętlą sprzężenia fazowego PLL (ang. Phase-Locked Loop ) jest układem regulacji automatycznej, w którym wielkością regulowaną jest częstotliwość przebiegu wyjściowego, a wielkością zadaną – częstotliwość przebiegu wejściowego. Schemat funkcjonalny układu PLL przedstawiono na rys. 20.1. Zawiera on cztery podstawowe bloki:
- komparator fazy,
- filtr dolnoprzepustowy (np. RC),
- wzmacniacz napięcia stałego,
- generator przestrajany napięciem VCO (ang. Voltage Controlled Oscillator)

Przebieg wyjściowy o częstotliwości O jest porównywany z przebiegiem wejściowym o częstotliwości I w komparatorze fazy. Komparator fazy wytwarza sygnał zmienny U . Częstotliwość tego sygnału jest równa różnicy częstotliwości sygnałów wyjściowego i wejściowego. Sygnał U z komparatora fazy, odfiltrowany w filtrze dolnoprzepustowym jest sygnałem napięciowym U o wartości zależnej od różnicy faz ( = O - I ) przebiegów: wyjściowego i wejściowego. Sygnał ten jest wzmocniony we wzmacniaczu o wzmocnieniu napięciowym kU i uzyskuje wartość US . Napięcie US wpływa w taki sposób na generator VCO, że ten dostosowuje swą częstotliwość do częstotliwości I przebiegu wejściowego UI . W ten sposób generator VCO szybko dostraja się do częstotliwości I przebiegu wejściowego. W stanie ustalonym utrzymuje się niewielka różnica faz (przebiegów wejściowego i wyjściowego), zależna od wzmocnienia wzmacniacza i charakterystyki przetwarzania generatora VCO. Taki stan pracy nazywa się zaskokiem pętli. Napięcie US w takim stanie pracy ma wartości stałą, proporcjonalną do częstotliwości przebiegu wejściowego. Wynika z tego, że układu PLL można użyć jako detektora przebiegu modulowanego częstotliwościowo (FM).

Rysunek 20.1. str. 181

Warto jeszcze zwrócić uwagę, że generator VCO wytwarza przebieg o częstotliwości takiej jak wejściowa (I ), ale o kształcie niekoniecznie takim samym jak kształt przebiegu wejściowego. Generator VCO może bowiem generować (zależnie od swej budowy) przebieg trójkątny, prostokątny, sinusoidalny czy jakikolwiek inny. Możliwe jest więc, na przykład generowanie przebiegu sinusoidalnego zsynchronizowanego z impulsowym przebiegiem wejściowym (lub na odwrót)

Rysunek 20.2. str. 182

Zakres częstotliwości przebiegu wejściowego zapewniający wejście układu PLL w synchronizm jest nazywany zakresem chwytania (zakresem zaskoku).

Rysunek 20.3. str. 183

Układ PLL może być zastosowany do demodulacji sygnału FSK. Modulacja FSK (ang. Frequency-Shift Keying) jest odmianą modulacji częstotliwości, w której częstotliwość sygnału zmodulowanego przyjmuje tylko dwie ustalone wartości. Taki sygnał uzyskamy, gdy przebiegiem modulującym będzie dwustanowy sygnał cyfrowy. Wówczas jedna częstotliwość (1 ) będzie odpowiadać stanowi logicznemu L, a druga (2 ) stanowi logicznemu H. Detektor FSK jest zbudowany z detektora FM oraz dodatkowego filtru dolnoprzepustowego i komparatora (rys. 20.4 str. 183). Na wyjściu detektora FM otrzymujemy już sygnał dwustanowy o poziomach odpowiadających częstotliwości 1 i 2 , a zadaniem komparatora jest wytworzenie przebiegu o większym zróżnicowaniu stanu L i stanu H. Napięcie odniesienia komparatora uzyskuje się filtrując sygnał przestrajający generator w dodatkowym filtrze dolnoprzepustowym. Stała czasowa tego filtru jest bardzo duża w stosunku do kresu zmian częstotliwości sygnału demodulowanego. Zatem na jego wyjściu uzyskuje się napięcie w zasadzie stałe, będące wartością średnią sygnałów US1 i US2 , co jest wartością optymalną, jeżeli chodzi o bezbłędną detekcję bitów.